library IEEE;
use IEEE.std_logic_1164.all;
use work.n7.all;

entity testCompteur16 is
end testCompteur16;

architecture testCompteur16_arch of testCompteur16 is

	component Compteur16 is 
		port  (
			clk : in std_logic;        -- input clock, 155 KHz.
			reset : in std_logic;
			rxd : in std_logic;
			tmpclk, tmprxd : out std_logic
		);
	end Component;

  signal clk : std_logic;
  signal reset : std_logic;
  signal rxd : std_logic;
  signal tmpclk : std_logic;
  signal tmprxd : std_logic;
  
  
begin  -- testCompoteur16_arch

  C: clock(clk, 5 ns, 0 ns, 1000 ns);

  Compteur: Compteur16 port map (clk, reset, rxd, tmpclk, tmprxd);

  reset <= '0', '1' after 10 ns;
  
  --rxd <= '0';
  
  testCompteur: process(clk)
  
  variable cpt : integer range 0 to 15 := 0;
  
  begin  -- process testEmission

	cpt := (cpt + 1) mod 16;
	
	if(cpt = 0) then
		rxd <= '1';
	else
		rxd <= '0';
	end if;
    
  end process testCompteur;

end testCompteur16_arch;
